實驗介紹

實驗目的

1. 延續 Lab4-1 ，不過將BRAM 換成 SDRAM。
   • Bram 為 block SRAM ，在先前的設定上access time 為10T，SDRAM access time為3T，但是須考量 Refresh 。
2. 改善WB對 SDRAM 的操作性能。
3. 將 code execution 和 data fetch 分割至不同的 Bank，以進一步使用prefetch減少資料等待時間。
   • Code Execution：資料不會被更新，在 compile 階段就已經確定了
   • Data Fetch：有可能在運行中被更新，若存放在 Cache 須考慮 Write back 問題。
4. pipeline memory access

SDRAM

• Page mode controller
• The combined SDRAM controller & SDRAM device is to replace a Wishbone BRAM
• 真實的 SDRAM 具有 inout port，但在FGPA上無法實現，因此本實驗會將inout port 分離成input port與output port。
• Storage element 方面也無法直接用 FPGA 實現，因此會將 4 個 Bank 替換成 4 個 bram 以模擬出和 Behavior model 同樣的功能。
• 須考量CAS Latency ( Column Address Strobe )

CAS Latency

• CAS延遲（CAS Latency , CL ）是指在SDRAM中，從發送讀取命令到實際數據可用之間的時間延遲。它通常以時脈週期（Clock Cycle）的數量來表示，即以CLK的週期數來衡量。

  

Reference

Workbook

LabD-sdram_workbook.pdf

Design Overview

架構圖

Signal Converter